PlaceReasoner-Beta：推理驱动的宏单元布局与基准测试

自动化宏单元布局仍是VLSI物理设计中的根本挑战。尽管已有数十年研究，现有方法大多优化手工设计的代理目标（如估计线长），且通常通过一次性数值优化产出布局，限制了它们在统一回路中融入视觉布局上下文、成文设计专业知识与下游物理设计反馈的能力。我们提出PlaceReasoner-Beta——一个验证器引导的多Agent框架，将宏单元布局重构为闭环推理问题而非黑盒优化。视觉语言模型（VLM）规划器依据布局图图像、宏规格与连接结构生成候选布局；几何验证器强制物理合法性与专家布局原则；物理验证器利用早期实现反馈精修候选；布线后优化器进一步用最终PPA改进有前景的布局。为支持可复现评估，我们推出PlaceReasoner-Bench——一个基于开源RTL设计、EDA工具与工艺库的全开放端到端基准。它包含8个设计、两种纵横比，共16个任务，具有固定的布局规划与I/O分配，使各方法仅在宏位置与朝向上有所不同，并以布线后PPA与DRC而非布线前代理指标进行评估。在整个基准上，PlaceReasoner-Beta在所有方形任务上取得DRC干净方法中的最佳时序，相对经典基线组在1:1下将布线后TNS降低61.2%、2:1下降低53.0%。尽管从未显式优化线长，它还在多数设计上缩短了布线线长，表明在物理设计反馈下对空间结构进行推理，能够带来超越代理目标优化的端到端布局质量提升。