论文
EvolVE：面向基于LLM的Verilog生成与优化的进化搜索
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
摘要
Verilog的设计周期本质上劳动密集，且需要大量领域专业知识。尽管大语言模型（LLM）为自动化提供了一条有前景的途径，但其有限的训练数据和内在的顺序推理无法捕捉硬件系统固有的严格形式逻辑与并发性。为克服这些障碍，我们提出EvolVE，首个在芯片设计任务上分析多种进化策略的框架，揭示蒙特卡洛树搜索（MCTS）擅长最大化功能正确性，而Idea-Guided Refinement（IGR）在优化方面更优。我们进一步利用Structured Testbench Generation（STG）加速进化过程。针对复杂优化基准的缺乏，我们引入IC-RTL，其目标为源自全国集成电路竞赛的工业规模问题。评估确立EvolVE为新的最先进水平，在VerilogEval v2上达到98.1%，在RTLLM v2上达到92%。此外，在工业规模的IC-RTL套件上，我们的框架超越了竞赛参赛者编写的参考实现，在Huffman Coding中将功耗、性能、面积（PPA）乘积降低最高66%，在所有问题上的几何平均降低17%。IC-RTL基准的源代码发布于 https://github.com/weiber2002/ICRTL。
