Trace2Skill：面向长上下文EDA智能体的验证器引导技能演化

复杂Verilog设计问题（CVDP）对硬件LLM智能体构成挑战，因为求解它们需要在大型仓库快照内定位与验证器相关的RTL、testbench（测试平台）、include路径和构建依赖，进行精确编辑，并从稀疏的隐藏验证器失败中恢复。我们提出Trace2Skill，一个无需RTL专用模型微调即可改进硬件智能体的测试时扩展框架。Trace2Skill不是训练新模型，也不只是采样更多候选解，而是把智能体的自然语言技能视为一种可演化的策略。它从反复的rollout轨迹中挖掘成功与失败模式，将其转化为密集诊断与oracle经验教训，并利用oracle、变异器与选择器构成的循环生成任务特定技能，用以指导后续的搜索、编辑、验证与恢复。由于最终的通过/失败标签对困难失败往往过于粗糙，Trace2Skill还支持有界的运行时密集验证器反馈，在返回脱敏后的功能性观察的同时，确保智能体无法访问隐藏的评测框架与参考解。这种反馈通过连接技能文本、验证器证据与下游行为，帮助引导技能演化和智能体执行。在击败种子CVDP智能体的困难CVDP任务上（其中包括同样击败前沿编程智能体的任务），配备密集验证器反馈的Trace2Skill显著提升任务通过率，并在此前未解决的任务上取得突破性通过，且无需高质量微调数据、专用RTL模型训练或模型权重更新。同一框架还提供了一种通用的测试时扩展策略，可以超越数字设计，扩展到其他可验证的EDA任务。