论文
Verilog-Evolve：反馈驱动和技能发展的 Verilog 生成
Verilog-Evolve: Feedback-Driven and Skill-Evolving Verilog Generation
摘要
大语言模型 (LLM) 改进了自然语言规范的 Verilog 生成，但大多数管道仍然将生成视为隔离采样，然后进行功能检查。这对于实际的 RTL 设计来说是不够的，其中有用的 Verilog 必须是正确的、可综合的、时序意识的并且对下游硬件目标友好。我们推出了 Verilog-Evolve，这是一个反馈驱动的框架，用于版本化 Verilog 细化和跨会话技能发展。对于每项任务，Verilog-Evolve 都会生成不同的次要候选者，使用来自功能仿真、Yosys 综合、ABC 时序代理和可选 GEMM 指标的可执行反馈来评估它们，然后在可配置评分下将最佳候选者提升为主要版本。为了跨任务进行改进，系统维护模块化技能指导，根据任务和反馈上下文检索技能，并通过创建/改进/跳过决策和验证者报告从记录的历史记录中发展候选人技能。 VerilogEval 和混合精度 GEMM 任务的实验表明，Verilog-Evolve 提高了最终功能成功率和提升稳定性，同时在开源综合、定时代理和网表级 GEMM 目标下生成更多下游友好的 RTL。验证门控技能进化进一步提高了 GEMM 下游质量，并在评估的技能模式中实现了最佳下游分数和 GEMM 保留通过率。