论文
面向LLM驱动HDL设计与验证导向数据策展的结构化测试台生成
Structured Testbench Generation for LLM-Driven HDL Design and Verification-Oriented Data Curation
摘要
自动测试平台生成已成为大型语言模型 (LLM) 驱动的寄存器传输级 (RTL) 工作流程中的关键瓶颈，其中必须快速可靠地验证大量候选设计。现有的基于提示的方法将测试平台生成视为不受约束的代码合成，产生具有高词元成本、低再现性和覆盖范围不足的随机输出。为了解决这一差距，我们提出了 STG，一种结构化测试平台生成框架，它利用硬件设计的固有结构来生成确定性测试平台。作为直接验证工具，STG 的运行速度比基于迭代 LLM 的测试平台生成流程快 720 倍，并且成功编译率更高，实现更高的覆盖率，并减少对不正确 DUT 的误判。 STG 还通过暴露错误的基准测试平台来帮助识别 RTL 生成基准中的错误。作为数据管理引擎，它比单个 CPU 核心上基于 LLM 的过滤快 11 倍，能耗降低 127 倍，并且生成的精炼模型在我们的多基准评估中提供了最先进的性能。作为测试时扩展预言机，它将节点数量减少了 14-47\%。我们的模型可在 https://huggingface.co/collections/AS-SiliconMind/siliconmind-v12 上获取。
